公司簡介
歡迎訪問深圳西斯特科技有限公司
服務(wù)電話：400-6362-118
隨著半導(dǎo)體行業(yè)的不斷發(fā)展，對更高效、可擴(kuò)展和高性能解決方案的需求正在推動異構(gòu)集成和先進(jìn)封裝技術(shù)的創(chuàng)新。這些創(chuàng)新對于高性能計(jì)算、人工智能和邊緣計(jì)算應(yīng)用至關(guān)重要。這些進(jìn)步的核心是下一代互連技術(shù)的開發(fā)，這對于提升性能、增加數(shù)據(jù)帶寬和降低能耗至關(guān)重要。
而隨著摩爾定律下傳統(tǒng)晶體管的微縮已接近物理和經(jīng)濟(jì)極限，人們的關(guān)注點(diǎn)已轉(zhuǎn)向?qū)⒏鞣N計(jì)算、存儲和傳感功能集成到緊湊高效的封裝中。然而，這種轉(zhuǎn)變的成功在很大程度上取決于先進(jìn)互連技術(shù)的能力，這些技術(shù)必須保持高信號完整性、最大限度地降低能耗、提供可擴(kuò)展性并支持廣泛的應(yīng)用。
互連技術(shù)的關(guān)鍵進(jìn)步包括硅通孔 (TSV)、中介層和混合鍵合方法的發(fā)展。
u 高密度硅通孔 (TSV)（例如間距小于 3 μm 且采用無空隙銅填充）可實(shí)現(xiàn)堆疊芯片之間的垂直互連，而 TSV 布局的創(chuàng)新對于降低寄生效應(yīng)和提升熱性能至關(guān)重要。
u 中介層和橋接技術(shù)也在不斷發(fā)展，硅中介層用于支持芯片集之間的高帶寬連接。有機(jī)中介層和玻璃中介層等新興技術(shù)提供了具有獨(dú)特電氣和熱性能的經(jīng)濟(jì)高效的替代方案。
u 混合鍵合方法，例如英特爾的嵌入式多芯片互連橋接 (EMIB)，無需完整的中介層，從而在提高性能的同時降低成本。
直接鍵合互連 (DBI：direct bond interconnect) 等混合鍵合技術(shù)也日益受到關(guān)注。這些方法通過使用直接電介質(zhì)鍵合和金屬互連，實(shí)現(xiàn)了更高的互連密度和卓越的電氣性能。晶圓間鍵合和芯片間鍵合技術(shù)對于高精度堆疊芯片至關(guān)重要，這在需要超高密度和低延遲的應(yīng)用中尤為重要。下圖展示了 10 μm 和 1.9 μm 間距混合互連的示例。
10 μm 間距混合鍵合（左）和 1.9 μm 間距混合鍵合（右）
采用先進(jìn)鍵合技術(shù)實(shí)現(xiàn)的混合互連，芯片到晶圓 (C2W) 間距小于 3 μm（互連密度大于 10 5 /mm2），要求：3σ 放置精度小于鍵合間距的 10%；空隙不得大于鍵合間距的 0.5%，總空隙密度不超過鍵合間距的 2.5%；無顆粒和無缺陷（尺寸大于 50 nm）的組裝工藝和流程；以及具有無空隙填充（void-free fill）、低應(yīng)力和彎曲以及高熱導(dǎo)率的芯片間間隙填充（ inter-die gap fill）材料。
與此同時，人們正在探索光子互連技術(shù)，以突破電連接的局限性。片上光子技術(shù)可以提供低延遲、高吞吐量的連接，同時功耗更低，使其成為高帶寬和長距離通信的理想選擇。此外，人們還在開發(fā)結(jié)合電子和光子互連的混合電光解決方案，以充分利用這兩種技術(shù)的優(yōu)勢。
重分布層 (RDL) 是先進(jìn)互連技術(shù)的另一個關(guān)鍵組件。用于扇出型晶圓級封裝 (FOWLP) 的細(xì)間距 RDL 無需硅中介層即可提供高密度連接。雙層和多層 RDL 支持更復(fù)雜的布線方案，并通過降低電磁干擾來提高信號完整性。將多個異構(gòu)組件集成在單個封裝中的系統(tǒng)級封裝 (SoP) 設(shè)計(jì)也受益于這些進(jìn)步。高帶寬內(nèi)存 (HBM) 接口依靠先進(jìn)的互連解決方案在處理單元和堆疊內(nèi)存之間實(shí)現(xiàn)低延遲、高帶寬通信，從而實(shí)現(xiàn)現(xiàn)代人工智能計(jì)算系統(tǒng)中的高效數(shù)據(jù)傳輸。
材料和工藝創(chuàng)新對于互連技術(shù)的進(jìn)步至關(guān)重要。低損耗、高介電材料的開發(fā)可以提高高頻信號完整性，而先進(jìn)的金屬化技術(shù)則旨在提高可靠性并減少電遷移。銅仍然是標(biāo)準(zhǔn)的互連材料，但人們正在探索鈷和釕等替代材料，以實(shí)現(xiàn)更小的幾何尺寸。有效的熱管理解決方案，例如先進(jìn)的熱界面材料和集成散熱器，對于高密度互連產(chǎn)生的熱量的散熱也至關(guān)重要。
盡管取得了顯著進(jìn)展，但仍存在一些挑戰(zhàn)。隨著數(shù)據(jù)速率的提高，高頻信號完整性的管理變得越來越困難，這需要在材料和電路設(shè)計(jì)方面取得突破。最小化每比特傳輸?shù)墓氖橇硪粋€關(guān)鍵點(diǎn)，尤其是對于人工智能和邊緣計(jì)算等需要高性能和低能耗的應(yīng)用而言。此外，確保可擴(kuò)展性和可制造性以及合理的成本對于廣泛應(yīng)用至關(guān)重要。下一代互連的未來需要材料科學(xué)家、電氣工程師和封裝設(shè)計(jì)師之間的跨學(xué)科合作，以創(chuàng)建突破性能、效率和集成度界限的整體解決方案。隨著這些技術(shù)的進(jìn)步，它們將繼續(xù)塑造半導(dǎo)體封裝的未來，并在廣泛的應(yīng)用中創(chuàng)造新的可能性。
隨著業(yè)界致力于開發(fā)針對特定應(yīng)用定制的更高性能、更低功耗的解決方案，預(yù)計(jì)chiplet的普及將持續(xù)下去。下一代封裝需要支持異構(gòu)集成的爆炸式增長，實(shí)現(xiàn)互連，以容納極細(xì)間距的 I/O 芯片（間距小于 10 μm）和極細(xì)的線/線距（線寬小于 1 μm）電路。總體而言，3D 芯片集集成的目標(biāo)是實(shí)現(xiàn)兩個基本性能要求：(1) 更高的效率（以bits/J為單位）；(2) 更高的帶寬密度（以 IO/mm 或 IO/mm2 為單位）。
表1：實(shí)現(xiàn)未來 HI 的路線圖技術(shù)發(fā)展需求
表1展示了用于互連芯片集并滿足未來高性能要求的 HI 路線圖。為了滿足未來對硅中介層的需求，需要能夠在正面生產(chǎn)更多數(shù)量的增層，并在背面生產(chǎn)多層 RDL。基板厚度也可能需要從 100 μm 降至 50 μm 或更低。對于重構(gòu) fan-out技術(shù)，主要的技術(shù)驅(qū)動力將是實(shí)現(xiàn)正面和背面增層 L/S 均小于 1 μm。對于這兩種 HI 技術(shù)，都需要容納 I/O 焊盤間距小于 10 μm 的芯片。此時，組裝技術(shù)將從傳統(tǒng)的焊接方法過渡到混合鍵合。未來的開發(fā)工作需要側(cè)重于芯片到晶圓 (D2W) 和芯片到芯片 (D2D) 混合鍵合，以滿足未來的性能和成本目標(biāo)。